--叶佳豪201841052073
--FPGA开发板1KHz分频器
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--*************************************************
ENTITY KFB_FPQ1kHz IS
    PORT(	CLK 		:IN STD_LOGIC;
			Q     		:OUT std_logic
		);
END KFB_FPQ1kHz;
--**************************************************
ARCHITECTURE RUN OF KFB_FPQ1kHz IS
SIGNAL Q1 : integer range 0 to 50000;
BEGIN
	PROCESS(CLK)
	BEGIN
		IF CLK'EVENT AND CLK = '1' THEN
			--改变Q1后的数值可以改变占空比
			IF Q1 <= 25000 THEN Q <= '1';Q1 <= Q1 + 1;
			 --改变Q1后的数值可以改变频率
			ELSIF Q1=49000 THEN 
				Q <= '0';Q1 <= 0;
			  
			ELSE 
				Q <= '0';Q1 <= Q1 + 1;
			 
			END IF;
		END IF;
	END PROCESS;
 
END RUN;